PLL डिजाइन

[khouly]

मैं एक एकीकृत PLL तैयार हूँ, VCO पूरी तरह से उलट देना साथ मोड PMOS varactor के साथ एकीकृत है प्रदान KVCO नकारात्मक आवृत्ति कम है नियंत्रण में वृद्धि के रूप में वोल्टेज

प्रणाली विश्लेषण, सकारात्मक में KVCO, तो
मैं चरण frequncey डिटेक्टर की जानकारी औंधा सोच रहा हूँ

reffernce थरथरानवाला के insted भाजक के ouput बनाने और reffernce भाजक के ouput के insted osillator डाल

यह सही है या बस पाश कनेक्ट है.

 

[फूला हुआ]

वहाँ कुछ भी नहीं है जिसके बारे में पवित्र चरण डिटेक्टर को जानकारी और संदर्भ VCO संकेत विभाजित किया जाता है.तुम हमेशा जो डिवाइडर तुम दोनों VCO और संदर्भ रास्ते में चाहते डाल सकते हैं.कुछ व्यावसायिक चिप्स दोनों लाइनों में डिवाइडर है कि आप एन मूल्यों द्वारा विभाजित कार्यक्रम कर सकते हैं.

 

[HO_220]

नमस्ते.
मुझे लगता है कि आपकी गलत डिजाइन और अपने PLL पाश अस्थिर हो जाएगा है.
सादर.

 

[khouly]

धन्यवाद

KVCO नकारात्मक और प्रणाली डिजाइन में है, है सकारात्मक

कैसे PLL स्थिर बनाने के लिए,
मैं प्रणाली विश्लेषण में KVCO डाल सकता है या नकारात्मक क्या करना है

 

[goodboy_pl]

u कर सकते हैं कि तीन तरीके हैं:
1.use आगे की राह में एक नकारात्मक लाभ, PFP के बाद वाणिज्यिक पत्र.आमतौर पर यह आर.सी. फिल्टर के साथ संयुक्त के लिए एक ऋण पर हस्ताक्षर के साथ एक सक्रिय फिल्टर उपज है.यह careul होना उपयोग करने के लिए, क्योंकि यह PLL के अतिरिक्त चरण शोर OPAMP शोर के कारण बना.
ऊपर 2.Replace उत्तर प्रदेश () और नीचे (डी.एन.) एक दूसरे के साथ का संकेत है और उन्हें वाणिज्यिक पत्र और फ़िल्टर के लिए लागू होते हैं.में इस तरह एक तार्किक ऋण पाश में कोई pahse शोर वृद्धि के बिना उत्पादन किया है.
3.Replace जानकारी एक दूसरे के साथ PFD का संकेत है.इस दूसरी समाधान की तरह है.

सार्थक डिजाइन और scematic सबसे अच्छा विचार के लिए दूसरा है!

सर्वोत्तम!

 

[khouly]

बहुत धन्यवाद

यह मैं क्या सोच रहा था,
लेकिन, मैं अभी समय में PLL नकली डोमेन किसी संशोधन के बिना MATLAB का उपयोग कर, और यह बंद कर दिया और उत्पादन का उत्पादन

इस के लिए किसी भी reasone है

 

[xbdz]

http://www.xbdz.com/1504.htmHO_220 ने लिखा है:

नमस्ते.

मुझे लगता है कि आपकी गलत डिजाइन और अपने PLL पाश अस्थिर हो जाएगा है.

सादर.