RTL मॉडलिंग का मतलब क्या है?

[salma ali bakr]

मैं एक एक एचडीएल में RTL मॉडल के बारे में उलझन में हूँ यह क्या है और यह कैसे व्यवहार और संरचनात्मक मॉडल से अलग करता है?? thnx सलमा: डी

 

[vishwa]

[रंग = नीला] हाय RTL मॉडल लेकिन एक [ख] synthesizable [/b] एचडीएल मॉडल आप अलग (व्यवहार, संरचनात्मक, आदि) मायनों में एक प्रणाली के डिजाइन कर सकते हैं कुछ नहीं है लेकिन यह RTL मॉडल केवल जब कोड लिखा synthesizable है बन जाता है. सादर, [ख] विश्व [/b] [/ रंग]

 

[salma ali bakr]

मुझे इस पर स्पष्ट बनाने के लिए एक बहुत thnx .... तो यह मतलब है कि मैं एक व्यवहार मॉडल हो सकता है कि RTL माना जाता है अगर यह सरल और आसानी से संश्लेषित है ....???

 

[rishirameshkashyap]

RTL एक हार्डवेयर वर्णन भाषा (एचडीएल) एक कंप्यूटर या डिजिटल इलेक्ट्रॉनिक प्रणाली के रजिस्टर का वर्णन में प्रयोग किया, और में जिस तरह उन दोनों के बीच डेटा स्थानांतरित कर रहा है की तरह. 2. रजिस्टरों की एक अनंत संख्या के साथ एक मशीन के लिए एक मध्यवर्ती कोड, मशीन - स्वतंत्र अनुकूलन के लिए इस्तेमाल किया

 

[pra]

RTL व्यवहार पता डाटा प्रवाह मॉडलिंग जो हो shud synthesizable अली का एक संयोजन है, यू कह सकते हैं कि एक RTL के रूप में, लेकिन अगर इसकी एक अनुकूलित 1 तो यू कह सकते हैं एक अच्छा RTL के रूप में अपनी

 

[jiveshgovil]

[बोली = सलमा अली Bakr] मैं एक एक एचडीएल में RTL मॉडल के बारे में उलझन में हूँ यह क्या है और यह कैसे व्यवहार और संरचनात्मक मॉडल से अलग करता है? thnx सलमा: डी [/ उद्धरण] RTL रजिस्टर स्थानांतरण भाषा के लिए खड़ा है. यह मूल रूप से रजिस्टर में जानकारी के हस्तांतरण निरूपित किया जाता है. एचडीएल कंप्यूटर सिमुलेशन प्रयोजनों के लिए भाषा है. RTL कंप्यूटर सिमुलेशन के लिए कोई रिश्ता है.

 

[vishwa]

यदि एचडीएल (dataflow / संरचनात्मक / / कोई othercombination व्यवहार) synthesizable है, तो डिजाइन हार्डवेयर में implimentable है. ताकि synthesizable एचडीएल (dataflow / संरचनात्मक / / कोई othercombination व्यवहार) RTL मॉडल कहा जाता है.

 

[robinh]

यदि synthsizable है कि कुछ कहा जाता है RTL, तो HandelC और दूसरों है कि उच्च स्तर synthesizable भाषाओं beeing का दावा है जैसे भाषाओं के बारे में क्या? वे RTL? वे स्तर hidgh?

 

[vishwa]

VHDL, Verilog एचडीएल, HandelC, आदि ये सभी उच्च स्तरीय भाषाओं हैं. एक उच्च स्तर की भाषा कार्यक्रम है, जो sinthesizable है एक RTL मॉडल कहा जाता है. यदि उच्च स्तर की भाषा कार्यक्रम sinthesizable नहीं है, तो हम हार्डवेयर में डिजाइन नहीं impliment, इतना है कि यह एक RTL मॉडल नहीं किया जा सकता कर सकते हैं.

 

[Hero]

RTL वर्णन और अधिक जटिल और व्यवहार हार्डवेयर विवरण की तुलना में कम निर्भर प्रौद्योगिकी है. RTL वर्णन कम जटिल और ट्रांजिस्टर स्तर के विवरण की तुलना में कम निर्भर प्रौद्योगिकी है. व्यवहार विवरण के साथ आप आसानी से 32 - बिट योजक वर्णन के लिए यादें, ALUs, और आदि आप केवल सरल समीकरण की जरूरत के रूप में जटिल sistems का वर्णन कर सकते हैं जेड = एक्स + वाई, जहां एक्स, वाई और जेड 32-bit वैक्टर हैं. विवरण के इस तरह के अनुकरण के लिए बहुत आसान है. RTL में पिछले उदाहरण के सिमुलेशन और अधिक जटिल है और अधिक प्रोसेसर समय की आवश्यकता है. HSPICE के साथ ट्रांजिस्टर स्तर अनुकार बहुत जटिल है और शक्तिशाली प्रसंस्करण इकाई की आवश्यकता है.

 

[jetset]

RTL रजिस्टर स्थानांतरण स्तर के लिए खड़ा है. यह एक व्यवहार डिजाइन अवधारणा है जिसमें आप पंजीकृत सर्किट के एचडीएल मॉडल बनाने के लिए और कैसे संकेत ऐसी यादों के रूप में में उन दोनों के बीच बातचीत, फ्लिप फ्लॉप, पाली रजिस्टरों, और इतने पर latches. के रूप में कई लोगों ने कहा कि वे पूरी तरह से synthesizeable हैं, क्योंकि वे बुनियादी एचडीएल संरचनाओं (कार्यों फैंसी बातें या नहीं) का उपयोग कर लिखे गए हैं. आईईईई 1076 recomendation RTL अवधारणाओं (VHDL में) को समझने के लिए एक अच्छा संदर्भ है. http://www.edaboard.com/viewtopic.php?t=114274&highlight=rtl और भी आईईईई 1364.1 (synthesys के लिए RTL verilog सिफारिश): http://www.edaboard. टी com / viewtopic.php? 112063 = url [/]

 

[cmusic100]

इसका मतलब यह है कि हस्तांतरण के स्तर रजिस्टर ....

 

[caplash_vlsi]

rtl तर्क रजिस्टर हस्तांतरण मूल रूप से यह behavoral या डेटा प्रवाह हो लेकिन synthesizable होना चाहिए कर सकते हैं ..... ....... मुख्य तनाव rtl स्तर मॉडलिंग के लिए जा रहा है कि कैसे डेटा एक अलग डिजाइन के विभिन्न चरणों के बीच प्रवाह होगा रजिस्टर (फ्लॉप या latches ).......