RTL संकलक में संश्लेषण के दौरान मॉड्यूल संरक्षण

[ryodan_2004]

मैं अपने डिजाइन में एक घड़ी जनरेटर, कुछ cascaded inverters के बना है. हालांकि, उपकरण संश्लेषण के दौरान नष्ट कर दिया / एक गलत हार्डवेयर कार्यान्वयन बनाने inverters के सबसे नजरअंदाज कर दिया. किसी भी आर सी स्क्रिप्ट घड़ी जनरेटर मॉड्यूल बनाए रखने के आदेश? TIA

 

[jbeniston]

Set_attribute preserve_module सच [mod_name / खोजने के subdesign]: प्रयास करें

 

[FvM]

रिपोर्ट व्यवहार किसी भी एचडीएल संकलक के साथ पाया जा सकता है, कारण, यह तर्क को कम करने के लिए आवश्यक है. अंगूठी oscillators बेकार देरी के रूप में माना जाता है. नीचे संश्लेषण विशेषताएँ Altera Quartus के साथ काम कर रहे हैं, लेकिन यह भी अन्य compilers के साथ मदद करनी चाहिए. यदि नहीं, विशिष्ट वाक्यविन्यास के लिए मैनुअल से परामर्श करें. वैकल्पिक रूप से एचडीएल संश्लेषण विशेषताएँ के लिए भी उपकरण विशिष्ट बाधाओं का इस्तेमाल किया जा सकता है. [कोड] संश्लेषण / / Verilog के तार my_wire में संयोजन संकेतों रखने की विशेषता / * संश्लेषण = 1 रखने * /; / / Verilog (* रखना = 1 *) my_wire तार, / / Verilog-2001 - संश्लेषण विशेषता संयोजन संकेतों रखने VHDL संकेत my_wire में: बिट, विशेषता syn_keep: बूलियन; my_wire की विशेषता syn_keep संकेत: सच है, [कोड /]

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch instance_name {} / / synopsys dc_script_end मुझे लगता है कि यह अपने इनवर्टर के संरक्षण का सबसे आसान तरीका है.