Settinng SystemVerilog के लिए modelsim का उपयोग पर्यावरण

[gautamvsharma]

हाय, मैं कुछ समस्या है कि मैं साझा करने की जरूरत है और कुछ मास्टर जवाब की उम्मीद मेरी समस्या को हल करने के लिए, मैं है RTL डिजाइन VHDL में लिखा है, मैं कार्यात्मक अनुकरण VHDL और Verilog के testbence का उपयोग किया है, के रूप में verilog और अधिक प्रभावी सिमुलेशन constructs है. अब मैं सिस्टम Verilog का उपयोग testcases लिखने की जरूरत है, और मैं v6.4 modelsim का उपयोग कर वातावरण का निर्माण करने की जरूरत है. तो किसी को भी मेरी मदद करने के लिए SystemVerilog और Modelsim के साथ RTL के सत्यापन के लिए वातावरण का निर्माण कर सकते हैं? कोई विस्तृत मदद अत्यधिक सराहना की है ....... अग्रिम धन्यवाद ...

 

[ljxpjpjljx]

modelsim के लिए आप केवल "sv" विकल्प जोड़ने के लिए है, तो आप एसवी के लिए अनुकरण कर सकते हैं!

 

[gautamvsharma]

आपकी प्रतिक्रिया के लिए धन्यवाद प्रिय, तुम मुझे बताओ कृपया कर सकते हैं, मैं कैसे बना सकता हूँ मेरे VHLD / Verilog डिजाइन फ़ाइल के लिए एसवी, और कैसे मैं modelsim पर्यावरण में यह अनुकरण.? अग्रिम धन्यवाद.

 

[vlsi_whiz]

हाय, सबसे पहले, आप अपने ब्लॉक / शीर्ष स्तर ब्लॉक कि आप को सत्यापित करना चाहते हैं के लिए एक Verilog आवरण बनाने. तो फिर तुम एसवी testbench फ़ाइल में इस आवरण इन्स्तांत और परीक्षण आदि के मामलों को जोड़कर आगे बढ़ना. आप VHDL RTL के पहले, फिर verilog फ़ाइलें एसवी फाइलें संकलन चाहिए और फिर शीर्ष स्तर vsim आदेश में तरह testname गुजर testbench अनुकरण: vsim + + incdir .... - एफ एसवी TESTNAME = ... आदि

 

[sam33r]

1) modelsim जोड़ने / / उपयुक्त संस्करण 2) setenv ModelSim modelsim.ini / / modelsim.ini सभी प्रारंभिक सेटिंग्स शामिल हैं और 3 निर्देशिका में होना चाहिए) vlog * उपाध्यक्ष / / सब verilog के 4 फाइलें संकलित) vlog एसवी mfcu * एसवी / / संकलित है. सभी प्रणालियों verilog फ़ाइलें

 

[gautamvsharma]

Vlsi_whiz और sam33r धन्यवाद, दोनों सुझाव मेरे लिए मूल्यवान खड़े थे, मैं RTL के VHDL है, जो synthesizable है पर लिखा है. मैं randomize करने के लिए कवरेज एसवी में संचालित सत्यापन करने की जरूरत है, मैं ModelSim 6.4 का उपयोग कर रहा हूँ .. कृपया मुझे पता है, अगर मैं कुछ चरणों में गलत हूँ, पहले, मैं मूल्य बना होगा, verilog के आवरण प्रारंभ मॉडल, तो नया एसवी Modelsim का उपयोग कर फ़ाइल बनाने के लिए. दूसरी बात, मैं के साथ नव उत्पन्न आवरण के एसवी testbench फ़ाइल (कोर है RTL verilog के आवरण मॉडल के माध्यम से फिर से प्रारंभ) इन्स्तांत. तीसरे, मैं इसे में अलग testcases लिखना होगा .. यदि उपरोक्त कदम के द्वारा मैं सही हूँ, मैं अपने डिजाइन कार्यात्मक अनुकरण कर सकते हैं, और waveforms देख सकते हैं. किसी भी वातावरण चर वहाँ है, या किसी भी पृष्ठभूमि स्विच करने के लिए modelsim में SystemVerilog के सभी घटक का उपयोग करने की आवश्यकता है? धन्यवाद गौतम,

 

[ljxpjpjljx]

अगर आप केवल प्रणाली verilog कोड की जरूरत है परीक्षण मामले लिखने के लिए, आप "एसवी" विकल्प जोड़ने जब सिमुलेशन चलाने कर सकते हैं!