striclty 1 घड़ी syncronous rtl संभव में एक गलत रास्ते पर?

[kslim]

मैं एक सु का उल्लंघन करने का रास्ता है.
Netlist को देखते हुए, यह गलत होगा, क्योंकि कुछ कारणों से फ्लॉप कि में अपेक्षा की जाती है बाईपास के लिए रास्ते के बीच में शुरू और खत्म अंक.

मेरा मतलब है गलत राह की मेरी समझ गया था रीसेट या asyncrounous में पथ / बहु घड़ी सीमाओं से संबंधित थे.रास्ते मैं isn't अतुल्यकालिक न रीसेट और न ही बहु घड़ियों को शामिल कुछ भी देख रहा हूँ.
आप इनपुट के लिए धन्यवाद.

 

[utmseng]

जाँच सब समय रास्ते का विश्लेषण करेगा.जब तक वहाँ शुरू बिंदु से एक तर्क कनेक्शन बिंदु अंत नहीं है (चाहे फ्लॉप के माध्यम से जा रहा), जाँच उपकरण का पथ का विश्लेषण करेगा.

तो, रास्ता है जो आपको लगता है कि नहीं कहा जाएगा, तुम हमेशा set_fase_path के लिए कर सकते हैं.गलत रास्ता नहीं सीमित बहु घड़ी या केवल रीसेट है.

 

[eeeraghu]

झूठी है पथ महत्वपूर्ण मार्ग से डिजाइनरों द्वारा विश्लेषण किया जाना चाहिए और एक जाँच उपकरण को विवश के रूप में दी जानी चाहिए, ताकि इसे चेक नहीं करता है, इससे महत्वपूर्ण रास्तों से तेजी से परिणाम उपलब्ध कराने के.

सादर
रघु

 

[अंजलि]

गलत मार्ग पथ का मतलब है Dat प्रवाह कभी नहीं, अपने तर्क के अनुसार.तो हम बाधा कर सकते हैं कि गलत रास्ते के रूप में है कि रास्ते में समय विश्लेषण से बचने के लिए.

 

[dr_dft]

एक घड़ी डोमेन में गलत रास्ते पर निश्चित रूप से संभव है.एक उदाहरण के आपरेशन के 2 मोड के साथ एक सर्किट है कि पारस्परिक रूप से विशिष्ट है.वहाँ एक मोड से शारीरिक तर्क के बीच एक अन्य को पथ है, जो एक तार्किक रास्ता नहीं हो सकता है.
एक सामान्य उदाहरण के परीक्षण मोड है.उदाहरण के लिए, जब बिष्ट चल रहे हैं, तुम्हारे बारे में परवाह नहीं हो सकता है आपके बिष्ट नियंत्रक का मूल्य उस रास्ते और अपने कार्य तर्क और इसके विपरीत में बह.
बेशक, गलत रास्ते पर बहुत ध्यान से डिजाइनरों द्वारा समीक्षा की आवश्यकता को देखते वहाँ कुछ अनपेक्षित तर्क थे.इस का एक आम कारण कट और पेस्ट त्रुटियों, जिसमें एक डिजाइनर को काटा, और चिपकाएँ, के बाद एक संकेत नाम संशोधित और अचानक एक अवांछित रास्ता भूल जाता है ऊपर चबूतरे.