Synchronizers

[suquid29]

हैलो,

मैं आदि) VirtexII
पर प्रो (VHDL का प्रयोग कर) (Plesiochronous, Periodic कुछ synchronizers को लागू करने के लिए चाहेंगे.

1.किसी को मैं कहाँ synchronizers के लिए कोड ढूँढ सकते हैं करने के लिए मुझसे बात कर सकते हैं?
मैं गूगल पर कोई भाग्य के साथ की कोशिश की
है ...
2.क्या
एक विन्यास विलंब-FPGA पर लाइन को कार्यान्वित करने का सबसे अच्छा तरीका है?
मैं buffers के साथ एक व्यापक mux की है, लेकिन इस प्रस्ताव गरीब है सोचा है.

उन्नत में धन्यवाद!

 

[news]

Z eksperymentu, który F-Secure przeprowadził wspólnie z Europolem, wynika, że konsumenci beztrosko narażają swoje dane osobiste i lekkomyślnie akceptują absurdalne warunki korzystania z sieci.

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[j_andr]

उद्धरण:

क्या एक विन्यास विलंब-FPGA पर लाइन को कार्यान्वित करने का सबसे अच्छा तरीका है?

 

[FvM]

मैं
एक विनिर्देशन पहले सुनना पसंद करते हैं.

 

[suquid29]

आपके उत्तर के लिए धन्यवाद!

मैं अधिक विशिष्ट होने की कोशिश करता हूँ.
मैं विश्वविद्यालय
में क्या कर
रहा हूँ एक परियोजना का हिस्सा है, विभिन्न synchronizers VirtexII का उपयोग कर-प्रो को लागू करने के लिए है.

एक उदाहरण है:<img src="http://images.elektroda.net/35_1215211002_thumb.jpg" border="0" alt=""/> मैं क्षमता (t_i बैठक में) प्रयोगशाला परीक्षण के दौरान विन्यस्त रजिस्टर () के द्वारा एक सटीक विलंब पैदा करना है चाहता हूँ.जितना मैं जाँच की है, अपनी सुंदर करना है, इस तथ्य की वजह से मुश्किल है कि
संश्लेषण और par के दौरान, इस उपकरण भगदड़ के कनेक्शन काफी अनियमित.

मेरा प्रश्न कैसे
मैं सर्किट में देरी लाइनें बनाने द्वारा par से पहले परीक्षण के दौरान देरी, या अगर यह संभव नहीं, पर नियंत्रण कर सकता है.

एक और मुद्दा है जहाँ मैं (फीफो, synchronizers के लिए VHDL कोड ढूँढ सकते हैं डेटा विलंब आदि).मैं गूगल कोई सफलता के साथ की कोशिश की है.

धन्यवाद!

 

[j_andr]

but the picture tells me nothing of your requirements;

चित्र मुझे
अपनी आवश्यकताओं के बारे में कुछ नहीं कहता खेद suquid पर;
क्या मैं xilinx fpga वास्तुकला से परिचित
हूँ अधिक
है पर हैno experience with them; लापता जानकारी की रेंज और चरण का कदम है तुम्हें बदलाव की जरूरत है;
[मैं तुम्हें एक घड़ी संकेत परिवर्तन करने की आवश्यकता है लगता है अपने जुड़ी तस्वीर से
नहीं एक यादृच्छिक पल्स];

पहले - ध्यान DCM वर्णन है और अगर आप कैसे बदलाव कर सकते हैं पढ़ें
उत्पादन में घड़ी के चरण, DCM
मेरे लिए सबसे आसान समाधान के रूप में दिखता है
आपके संदर्भ घड़ी
एक DCM मॉड्यूल के लिए एक निवेश किया जा सकता है, DCM ही
उत्पादन
में frq बदल के बिना एक 'चरण मज़दूर' के रूप में काम करता है.;
दूसरा - ise
में एक DLL मॉड्यूल, ऐसे मॉड्यूल के / virtex मैनुअल विवरण, पढ़ने
देखने के उपयोगकर्ता अंक से अधिक कुछ नहीं है तो बस एक विलंब लाइन है;
तीसरा -
क्या तुम पी
एंड आर उपकरण, जहां आप चाहते हैं एक विशेष सेल जगह
को मजबूर नहीं कर सकता
अपने उपकरण मैनुअल पर देखने floorplaning अनुभाग, carefull floorplanig जाएगा
तुम कोशिकाओं की एक श्रृंखला की घड़ी संकेत के रूप में एक विलंब लाइन का निर्माण करने की अनुमति
देरी इच्छा का चयन करने के लिए और एक बहुसंकेतक throu यात्रा करने के लिए है;
और यदि आपका देरी नल कल - के रूप में बड़ा हो सकता है के रूप में
~ 2ns आप का उपयोग कर सकते हैं
मैं पिछले पोस्ट में वर्णित
है हल - अपनी संकेत
स्कैनएक तेजी से घड़ी अपने fpga है, scaning के लिए अनुमति के दोनों ढलानों के साथ
तुम एक DCM मॉड्यूल के साथ घड़ी का उत्पादन कर सकते हैं;

उद्धरण:

मैं कहाँ (फीफो, डेटा विलंब आदि) synchronizers के लिए VHDL कोड ढूँढ सकते हैं