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blacksmith_vlsi
Guest
नमस्ते!
क्या किसी VERILOG RTL को VHDL RTL अनुवाद?
मैं जानता हूँ कि वहाँ एक उपकरण vhd2vl कहा जाता है, लेकिन इस कड़ी जटिल और VHDL के स्रोत कोड के निर्देश की वजह से मदद नहीं कर सकता.
मैं सोच रहा हूँ कि हम संश्लेषण कर सकते हैं VHDL synopsys डिजाइन-संकलक VERILOG में और धारा के साथ RTL?
VERILOG कोड गेट के RTL स्तर के हो सकते हैं.
क्या किसी को भी पहले इस काम किया है?
कृपया मुझे कुछ मदद या संकेत अग्रिम धन्यवाद देना ~ ~.
क्या किसी VERILOG RTL को VHDL RTL अनुवाद?
मैं जानता हूँ कि वहाँ एक उपकरण vhd2vl कहा जाता है, लेकिन इस कड़ी जटिल और VHDL के स्रोत कोड के निर्देश की वजह से मदद नहीं कर सकता.
मैं सोच रहा हूँ कि हम संश्लेषण कर सकते हैं VHDL synopsys डिजाइन-संकलक VERILOG में और धारा के साथ RTL?
VERILOG कोड गेट के RTL स्तर के हो सकते हैं.
क्या किसी को भी पहले इस काम किया है?
कृपया मुझे कुछ मदद या संकेत अग्रिम धन्यवाद देना ~ ~.