SystemVerilog में ऐरे आरंभीकरण

[chandan_c9]

हाय सब, यह क्यों है reg तरह सरणी इनिशियलाइज़ संभव नहीं [7:0] मेम [00:03] = '{' H0, H1, 2 {'H0}};: मुस्कान:

 

[jbeniston]

क्योंकि है कि कोई कानूनी वाक्यविन्यास है. बस करते reg [7:0] मेम [00:03] = '{' H0, H1, 'H0, H0};

 

[wsong0210]

मुझे लगता है कि इस वजह से केवल 2 {H0 '} reg की तरह कुछ करने के लिए सौंपा जा सकता है [00:03] [7:0] मेम. यदि आप [0:03] डाल मेम के बाद, आप उन्हें अलग से असाइन करना चाहिए.