Vera, और systemverilog

[DeepIC]

यह है कि यह Vera का अध्ययन करने के लिए अनावश्यक है कहा जाता है क्योंकि systemverilog
जल्दी ही बाहर आ रहा है.

क्या आप ऐसा सोचते हैं?

 

[take_care11]

हाय DeepIC,

मैं यह अभी भी (या specman) Vera सीखने योग्य है क्योंकि इन दो
भाषाओं का व्यापक रूप से इस उद्योग में उपयोग किया जाता है.

यहां तक कि SystemVerilog उद्योग
द्वारा विरासत कारणों से एक "डी fato" सत्यापन,
Vera, और specman (क्योंकि
के लिए मानक के रूप में वहाँ कोड इन दो भाषाओं में लिखा की लाइन से लाखों हैं) अब भी थोड़ी देर के लिए आसपास होगा स्वीकार किए जाते हैं संभालने.

ध्यान रखना.

 

[seeya]

IEEE फोरम attendees SystemVerilog
समर्थनरिचर्ड Goering, EE टाइम्स से
3 जून, 2003 (6:49)
यूआरएल: ज ** p: / / www.eedesign.com/story/OEG20030603S0048

ANAHEIM, Calif. Attendees के डिजाइन स्वचालन सम्मेलन यहाँ मंगलवार (जून 3) में एक IEEE 1364 कार्यदल मंच पर SystemVerilog 3.1 के लिए उभरते IEEE 1364-2005 Verilog मानक के भाग के अन्य संवर्द्धन के एक मेजबान के साथ होने के लिए कहा.क्योंकि यह Verilog की अगली पीढ़ी को इकट्ठा करने के लिए शुरू होता है इस बैठक का IEEE
का पहला प्रयास उपयोगकर्ता इनपुट इकट्ठा करने के लिए चिह्नित किया.

इस IEEE 1364 स्वतंत्र रूप से इस Accellera मानक संगठन से, अपने उपयोगकर्ता फोरम बुलाया और कई स्रोतों से
इनपुट अनुरोध, अगस्त 2003 को एक समय सीमा के साथ.यही है, पूरी तरह से SystemVerilog 3.1 के साथ संगत होगा कि मानक अंततः इस IEEE द्वारा अनुमोदित के बारे में सवाल उठाने Accellera और IEEE के बीच कुछ राजनीतिक कलह के कारण होता है.

अगर डेक उपयोगकर्ता मंच पर भावना कोई संकेत है, 1364-2005 Verilog
है SystemVerilog 3.1 शामिल होगा.लेकिन कम किसी भी फर्म निष्कर्ष तक पहुँचने के लिए पर्याप्त उपयोगकर्ता नहीं था, मध्यस्थ कर्ट Baty, WSFDB परामर्श पर कंप्यूटर वास्तुकार नोट मंच में भाग लिया."हम
इस में उपयोगकर्ताओं का एक समूह के साथ एक कमरा पाने के लिए मिल गया है," उन्होंने कहा.

फिर भी निर्धारित किया जा करने के लिए कि क्या Accellera को
पूरा करने के लिए सक्षम होंगे है IEEE
के अगस्त प्रौद्योगिकी दान के लिए 2003 की समय सीमा."गेंद Accellera
की अदालत
में SystemVerilog दान करने के लिए है," सलाहकार स्टू Sutherland, जो दोनों Accellera SystemVerilog और IEEE
पर 1364 समितियों में कार्य करता है.यदि Accellera ऐसा नहीं है ", हम IEEE प्रयास का एक बहुत duplicating के जोखिम को चलाते हैं."

Baty एक "शीर्ष पाँच IEEE 1364-2005 के लिए" इच्छा सूची के लिए सुझाव बनाने के लिए मंच के प्रतिभागियों से पूछा.एक सुझाव था, आसानी से, SystemVerilog 3.1.जब Baty कहा, "कोई है जो कुल में SystemVerilog नहीं चाहता इस मानक का हिस्सा बनने के लिए किसी को भी यहाँ है?"सिर्फ एक को 20
के करीब प्रतिभागियों ने हाथ उठाया.

यह अकेला भिन्नमतावलम्बी जे लॉरेंस, ताल डिजाइन सिस्टम है, जो SystemVerilog के संबंध में सबसे अधिक उलझन में EDA विक्रेता की गई है पर कार्यात्मक सत्यापन के लिए वरिष्ठ वास्तुकार था.ताल सोमवार कि यह
IEEE 1364 को, प्रौद्योगिकी दान की घोषणा की है जिनमें से कुछ को testbench पीढ़ी के
क्षेत्र में, SystemVerilog 3,1 के साथ overlaps.

"मैं इन सब बातों
की तरह [SystemVerilog 3,1 में] पर समान रूप से नहीं," लॉरेंस, जो
नए Accellera मानक अनुमोदित के कुछ भागों पर अधिक उपयोगकर्ता प्रतिक्रिया के लिए तर्क है.

दूसरों कि सभी SystemVerilog 3.1 के माध्यम से IEEE पाल करेगा प्रश्न के शुरू कर दिया."सिर्फ इसलिए कि हम SystemVerilog में ला
रहे हैं हम रबड़
हो इसका मतलब यह नहीं है, यह मुद्रांकन," सलाहकार क्लिफ Cummings कहा."मैं IEEE मानक में जाना जाएगा Vera सामान की कल्पना नहीं कर सकते," Baty कहा.इस Synopsys Vera भाषा कुछ testbench का आधार है SystemVerilog 3,1 में constructs.

फोरम प्रतिभागियों 1364-2005 कि अच्छी तरह से SystemVerilog 3.1 से आगे जाने के लिए कई अन्य सुझाव पसंद आया.उदाहरण के लिए, आईपी एन्क्रिप्शन प्रौद्योगिकी एक ताल कि SystemVerilog 3,1 में नहीं मिला है द्वारा दान एक लोकप्रिय पसंद थी.तो अलग से संकलित मॉड्यूल, एक तकनीक है कि Fintronic यूएसए दान करने का वादा किया है का विचार था.

कुछ अन्य लोकप्रिय सुझाव (PLI एक कार्यात्मक कवरेज पर कब्जा तंत्र, एक मानक pragma क्षमता, मूल्य प्रभारी सन्निक्षेप (VCD) फ़ाइल संवर्द्धन, कंपनी scoped विशेषताओं, "अक्षम" बयान अस्पष्टता के समाधान, और प्रोग्रामिंग भाषा इंटरफेस के
एसीसी का उपयोग पुस्तकालय निकालने शामिल ).फोरम प्रतिभागियों भी जोरदार समर्थन में 1364-2001 के स्तर में अधूरा सुविधाओं को पूरा करने.

के रूप में ज्यादा समर्थन वैश्विक वायर प्रकार, विन्यास विचार, अन्य डिजाइन भाषाओं, एक "Verilog लाइट" उप, और चर के लिए Baty अपने सुझाव मानक-चौड़ाई चल बिन्दु चर के साथ अंतर शामिल सुझाव है कि नहीं मिला.

कि Verilog 2001 अभी भी पूरा नहीं हुआ है को ध्यान Baty कि यह विचार कि Verilog 2005 इसकी जानकारी अनुसूची कर देगा चुनौती दी."आप यह वास्तव में 2005 में
किया मिलेगा? तुम, तुम हो? शायद करीब 2007 के लिए," उन्होंने कहा
की किसी भी ASICs डिजाइन नहीं किया है लगता है.

Baty पर
एक वोट के लिए जब लोग मानक वास्तव में पूरा होगा, कहा और उत्तरकर्ता की प्रतिक्रियाएं 2005 2008 से लेकर."2005
के साथ छड़ी पर खुला
और एक par शुरू करते हैं [परियोजना प्राधिकरण अनुरोध]
2008 के लिए," Sutherland का सुझाव दिया.

 

[mami_hacky]

कितना यह है कि समर्थन systemverilog सत्यापन उपकरण
और सिम्युलेटरों को देखने के लिए ले जाता है?

 

[eternal_nan]

मैं 2 साल के भीतर SystemVerilog
कहेंगेसमर्थित हो जाएगा.किसी भी मामले में, specman में,
vera और सभी systemverilog इतना आसान
कर रहे हैंसीखने के लिए (एक बार आप या verilog पता
vhdl), है कि वहाँ कोई कारण नहीं है
उन्हें सीखने के साथ किसी को concerne
जब तक आप उन्हें जरूरत है.

 

[take_care11]

इसके अलावा, SystemVerilog माना जाता है कि वह बहुत Verilog करने के लिए नए बयानों की एक bunck के साथ समान होने के लिए सत्यापन के लिए जोड़ा है.

लेकिन मुझे लगता है कि कुछ कंपनियों
के कारण Synopsys पूरे भाषा दान नहीं था यह एक मानक के रूप में अपनाया जा नहीं करना चाहती सुना.यह स्वामित्व के रूप में भाषा का हिस्सा रखा है.शायद किसी ने यह पुष्टि कर सकते हैं.

 

[maniasonic]

ताल अंततः इसलिए स्थिति SystemVerilog का समर्थन करने की घोषणा की है कि SystemVerilog अधिक आशाजनक है स्पष्ट है ...

 

[weilijun]

यदि systemverilog3.1 है पूरी तरह से, यह कम से कम दो साल का समर्थन की जरूरत होगी.
तो vera अभी भी सीखने के योग्य है.

 

[zyphor]

मुझे लगता है कि vera सीखने लायक है सहमत

 

[adrian_hu]

सत्यापन
के लिए, जो
मुझे जानने के लिए, vera या specman चुनना चाहिए?वर्तमान में न तो उनमें से हमारी कंपनी में उपयोग किया जाता है.