Verilog के synthesizable में कार्य कर रहे हैं?

[kunal1514]

किसी भी शरीर मुझे बता सकते हैं कि क्या verilog में "कार्य" synthesizable या नहीं अगर हाँ मुझे कुछ प्रासंगिक सबूत प्रदान कर रहे हैं. यह जरूरी है.

 

[atmaca]

यह संकलक यू का उपयोग पर निर्भर करता है

 

[beta0]

कभी कभी हम emplmention संयोजन सर्किट के लिए "फंक्शन" का उपयोग करें.

 

[aji_vlsi]

[बोली = kunal1514] किसी भी शरीर मुझे बता सकते हैं कि क्या verilog में "कार्य" synthesizable या नहीं अगर हाँ मुझे कुछ प्रासंगिक सबूत प्रदान कर रहे हैं. यह ज़रूरी है [बोली /] कार्य जब RTL के संदर्भ $ समय आदि का कोई फायदा नहीं अर्थ में प्रयोग किया जाता है. पूरी तरह से synthesisable हैं. 'सबूत' तुम क्या जरूरत है? किसके लिए? IEEE 1364.1 मानक का संदर्भ लें अगर जरूरत है. या एक सबूत के रूप में अपने संश्लेषण उपकरण का उपयोग करें. HTH Ajeetha, सीवीसी www.noveldv.com url [/]