Verilog निर्देश निरपेक्ष मूल्य को खोजने के लिए!

[param]

हाय ... कैसे पूर्ण मूल्य verilog भाषा का उपयोग कर खोजने के लिए ... मैं हवलदार fft_real_ मूल्य और fft_imag_value मिल गया ... अब मैं fft_out_value मिल गया ... इस wok करता है? fft_out

 

[mendozaulises]

खैर, मैं verilog के साथ परिचित नहीं हूँ, लेकिन आप कुछ सॉफ्टवेयर सिमुलेशन प्रदर्शन करना चाहिए, नहीं आप करते हैं? मैं सक्रिय एचडीएल का उपयोग करते हैं, तो आप ही को पता है क्या आप संख्या स्वरूप का उपयोग कर रहे हैं की जरूरत है, और तब आपरेशन प्रदर्शन. बस शब्द लंबाई का ख्याल रखना, याद है कि दो बार एक गुणक ऑपरेटरों की लंबाई देता है, यानी A2.14 गुणा करने * बी 2.14 = C4.28, ए और बी 2.14 प्रारूप में 16 बिट संख्या सी 32 है - 4.28 प्रारूप में बिट संख्या. आप अपने अनुकरण करने के लिए कर सकते हैं और जांच अगर परिणाम सही है. में आप सक्रिय दशमलव द्विआधारी हेक्साडेसिमल, और अष्टाधारी में संख्याएँ प्रदर्शित, अहस्ताक्षरित या हस्ताक्षरित संख्या में भी कर सकते हैं. आशा है कि यह आप में मदद करता है.

 

[param]

अच्छी तरह से मेरा सवाल यह है कि कैसे सत्ता या वर्गमूल आपरेशन की गणना करने के लिए ... मुझे लगता है कि वहाँ verilog एचडीएल में कोई शक्ति opertor है. जहां VHDL में हम ** का उपयोग करें. मैं ऊपर गणना करना चाहते हैं और मैं verilog कोड चाहते हैं कि करने के लिए ...

 

[dsocer]

Tthere कोई शक्ति opertor या verilog एचडीएल में वर्गमूल आपरेशन है. वर्गमूल आपरेशन करने के लिए डिजाइन और संसाधनों का एक बहुत खर्च करने के लिए मुश्किल है. निरपेक्ष मूल्य (ख = | एक |): reg एक [31:0]; reg ख [31:0], @ हमेशा (*) प्रारंभ करना अगर (एक [31] == 1'b1) ख [31:0 ] = {1'b1, एक [30:0]}, अंत, किसी और ख [31:0] = एक [31:0]

 

[mendozaulises]

हाँ, वहाँ न तो VHDL में कोई वर्गमूल ऑपरेशन है. मुझे बताया गया था कि वर्गमूल आपरेशन एक लगातार Aproximation रजिस्टर, और एक तुलनित्र का उपयोग किया जाता है. मैं VHDL में कुछ कोड है कि एक n - बिट संख्या का वर्गमूल करता है, मुझे पता है कि अगर यह आप के लिए काम करेंगे.

 

[louisnells]

इसके verlog एचडीएल में वर्गमूल की गणना करने के लिए संभव है, आप हमेशा aproximations का उपयोग कर सकते हैं. जॉन जी Proakis पेज # 93 "डिजिटल सिग्नल procesing" का संदर्भ लें. {N} एस = (एस {n-1} + ए / एस {n-1}) / 2 'ए' संख्या है. यह एक समीकरण चलने का है. एस {n-1} वर्गमूल (कुछ निरंतर उपयोग) के प्रारंभिक अनुमान है. जब {n} एस एंड एस {n-1} लगभग बराबर हैं. वर्गमूल के रूप में एस {n} लो. आप VerilogHDL में इस लागू करने के लिए है.

 

[freeinthewind]

शायद यह संश्लेषित किया जा सकता है, लेकिन मुझे लगता है कि यह अच्छी तरह से काम नहीं कर सकते हैं क्योंकि संश्लेषण परिणाम अच्छा नहीं है.

 

[fpga-developer]

मॉड्यूल ABS (इनपुट [7:0] एक, इनपुट [7:0] ख, निर्गम [7:0] को छोड़कर), तार [7:0] tmp, आवंटित tmp = अब, आवंटित जोड़कर = (~ tmp [7: 0]) +8' H01, endmodule