verilog में एक शक

[hariharan4000]

नमस्ते
किसी भी एक मुझे इस wth verilog संबंधित समस्या दूर कर सकते हो?
folowing stmt के लिए

हमेशा (posedge clk या negedge रीसेट @)
.
.
.
endmodule
/ / I रही कोड correctely नहीं हूँ लेकिन नकली synthesisable ..
जब मैं stmt हमेशा परिवर्तन (posedge clk या posedge रीसेट @)
यह synthesised हो जाता है
यी synthesised मैं बढ़ती मिश्रण नहीं मिल रहा है और किनारे गिर.?
क्या कारण है?

 

[tarkyss]

जो उपकरण?
डीसी?
मैं अक्सर कोड लिखने के रूप में है कि,
यह ठीक है

 

[zhangpengyu]

का कोड "(posedge clk या negedge रीसेट)" @ हमेशा synthesisable है.

 

[shreeks]

यह एक उपकरण से संबंधित समस्या एक अलग उपकरण के साथ की कोशिश लगती है.कोड बहुत synthesizable है.

 

[nand_gates]

फिल्म समारोह निदेशालय निम्नलिखित कोड synthesizable! नहीं है!

कोड:

मॉड्यूल d_ff (clk, रीसेट, डी, क्यू);

इनपुट clk, रीसेट, d;

उत्पादन क्ष;

reg क्ष;हमेशा (posedge clk या negedge रीसेट @)

अगर (रीसेट) / / इस समस्या हो! सकता है!

क्ष = 1'b0 <;

अन्यथा

क्ष <= d;endmodule

 

[farmerwang]

आप अपने लक्ष्य के पुस्तकालय की जांच करना चाहते हैं देखने के लिए कि एक async रीसेट (कम सक्रिय फिल्म समारोह निदेशालय) मौजूद हो सकता है.चेक आपके संश्लेषण लॉग फ़ाइल को ध्यान से, यह आपको बता क्यों synthesizable नहीं होगा.

 

[semiconductorman]

इस वजह से नहीं है, लेकिन हमेशा के बयान को इस ब्लॉक के अंदर बयानों में से एक के कारण हो सकता!
जांच उर कोड और मुझे बताओ, उ है == 1 रीसेट के बजाय == 0 रीसेट जाँच की तरह कोई गलती की है
अपने कोड में यह बहुत कम को सक्रिय रीसेट करना आवश्यक है (यू रीसेट negedge की जाँच कर रहे हैं) ...कि है asynchronus सक्रिय कम पुनर्स्थापित करें.यदि यह मामला है तो यू हो सकता है एक बहुत पुराना उपकरण का उपयोग कर रहे हैं.जो posedge नक्शे की कोशिश करता है / के लिए .. flipflop negedgeकुछ के लिए इस उपकरण करते थे!.को हटाने के लिए इस बस रीसेट negedge हटाने और कुछ की तरह है
हमेशा @ (posedge clk या रीसेट).
इस wlll समस्या का समाधान

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="मुस्कान" border="0" />

 

[skpatel73]

उद्धरण:

हमेशा (posedge clk या negedge रीसेट @)

 

[no_mad]

हाय, हरिहरन,

वहाँ कोड के साथ कुछ भी गलत नहीं है.यह synthesizable है.यह सिर्फ है कि उर लक्ष्य पुस्तकालय एक async सक्रिय कम रीसेट फिल्म समारोह निदेशालय नहीं था.

जांच उर लक्ष्य पुस्तकालय.

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="पलक" border="0" />-no_mad

 

[hariharan4000]

हाय दोस्तों
उर उत्तर के लिए धन्यवाद.
मैं के रूप में लिखा था
1) हमेशा (posedge clk या negedge रीसेट @)
अगर (रीसेट) / / इस गलती थी.
<statements>
जब मैं स्थिति को बदल दिया
2 अगर (रीसेट == 0))
<statements>
कोड synthesised हो जाता है.
है, लेकिन इस उपकरण से संबंधित समस्या है??
Mr.Nand_gates द्वारा दिए गए फिल्म समारोह निदेशालय के लिए दिए गए कोड के साथ एक ही करने की कोशिश की जा सकती है.
संश्लेषण उपकरण का उपयोग करें मैं xilinx 6.3.03i और leospec.guys है अगर उर इन उपकरण के किसी भी हाल verson का प्रयोग, plz यह जाँच करें.
सादर
हरि

 

[anan_tv]

Haii,

मैं Xilinx ise 6.1.03i में निम्नलिखित त्रुटि है, जबकि मैं Mr.nand फाटकों से कोड संश्लेषित किया है,

उद्धरण:

त्रुटि: Xst: 898 - dflp.v 8 लाइन: रीसेट या परीक्षण के लिए निर्धारित शर्त <q> संवेदनशीलता सूची में घटना घोषणा के साथ असंगत है.

 

[amraldo]

अगर यू कुछ इस तरह लिखा था:
कोड:

हमेशा (posedge clk या negedge रीसेट @)

रीसेट (यदि)

क्ष = 0 <;

...