verilog में पूर्णांक के लिए synthesize

[rknmahesh]

आम तौर पर अगर मैं verilog में पूर्णांक के रूप में एक चर घोषणा .. क्या हार्डवेयर तत्व संश्लेषण उपकरण कि चर ले जाएगा. अग्रिम धन्यवाद

 

[FvM]

जहाँ तक मैं जानता हूँ, पूर्णांक चर कि हार्डवेयर रजिस्टर नहीं अनुमान है कि उदाहरण के लिए एक चलना पाश चर के लिए ही प्रयोग किया जाता है जाएगा. कुछ मामलों में, एक पूर्णांक चर एक हस्ताक्षर या अहस्ताक्षरित वेक्टर सौंपा जाएगा, लेकिन यह हार्डवेयर तत्वों नहीं अनुमान यह ही है पर करता है. यदि आप मामलों को पता है कि हार्डवेयर का उपयोग sugesting कर रहे हैं, तो बता दीजिए.

 

[rknmahesh]

यदि एक चलना पाश में या यहां तक ​​कि एक चलना पाश में प्रारंभ नहीं किया है यह अपने स्वयं के पिछले मूल्य है जो एक स्मृति के रूप में infers याद रखना चाहिए. तो मुझे लगता है कि यह के रूप में रजिस्टर ही हो सकता है inferred किया जा सकता है ... जैसा कि मैं भी किसी की मदद नहीं जानता ...

 

[FvM]

एक चलना पाश क्रम में वास्तव में नहीं "निष्पादित". यह सिर्फ एक समानांतर तर्क का वर्णन करने के लिए विधि है. इतनी दूर पाश चर में हार्डवेयर वस्तुओं नहीं कर रहे हैं.

 

[rknmahesh]

हां मैं भी सहमत हूँ, लेकिन क्या हुआ अगर अपने चलना नहीं पाश एक की मदद से एक घड़ी की evry posedge incrementing काउंटर कहना

 

[FvM]

संदेह के मामले में, एक 32 बिट रजिस्टर अनुमान. संभवतः आप यह काम में एक विशिष्ट थोड़ा चौड़ाई के लिए विवश करने में सक्षम हो. अपने संश्लेषण उपकरण के साथ परिणाम की जाँच करें. [कोड] मैं अगर शुरू (i <7)