Verilog में 4 बिट पूर्ण योजक

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icaniwill

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मैं एक 4 बिट पूर्ण verilog का उपयोग योजक बनाने की जरूरत है किसी ने मुझे कृपया मदद कर सकते हैं?
 
[बोली = icaniwill] मैं एक 4 बिट पूर्ण verilog किसी कृपया मेरी मदद कर सकते हैं [/ उद्धरण] [कोड] मॉड्यूल full_adder_4bit (cin, अदालत, in_a, in_b, योग) का उपयोग योजक बनाने की जरूरत है, पैरामीटर reg_size = 4; इनपुट cin , इनपुट [reg_size-1: 0] in_a, इनपुट [reg_size-1: 0] in_b, निर्गम [reg_size-1: 0] योग, उत्पादन अदालत; {अदालत, योग} = in_a in_b + + cin असाइन; endmodule [/ कोड]
 
यह कोड एक सरल n बिट योजक लपेटकर अतुल्यकालिक के लिए है. N के मूल्य बदलकर आप एक 2 4, ... बिट योजक कर सकते हैं जहाँ n = - 1. च निर्गम पंजी है कि काउंटर के वर्तमान मूल्य होगा है, cOut ले आउटपुट है. एक बिस्तर और संख्या आदानों हैं और CIN ले इनपुट है. दोनों संख्या outputs और जानकारी के मूल्य द्वारा स्थापित कर रहे हैं n ताकि आप दो n बिट संख्या को जोड़ सकते हैं और एक ले थोड़ा तो एक संख्या n बिट प्लस सा कहां मॉड्यूल nBitAdder ले (च, cOut, a, b, CIN) ; पैरामीटर n = 7; उत्पादन reg [n: 0] च; उत्पादन reg cOut, इनपुट [n: 0]; इनपुट [n: 0] ख; इनपुट CIN; हमेशा @ (a, b, CIN) {cOut च} = क + ख + CIN, endmodule
 
[बोली = malikmuhammadali] यह है एक सरल n बिट योजक लपेटकर अतुल्यकालिक के लिए कोड है. N के मूल्य बदलकर आप एक 2 4, ... बिट योजक कर सकते हैं जहाँ n = - 1. च निर्गम पंजी है कि काउंटर के वर्तमान मूल्य होगा है, cOut ले आउटपुट है. एक बिस्तर और संख्या आदानों हैं और CIN ले इनपुट है. दोनों संख्या outputs और जानकारी के मूल्य द्वारा स्थापित कर रहे हैं n ताकि आप दो n बिट संख्या को जोड़ सकते हैं और एक ले थोड़ा तो एक संख्या n बिट प्लस सा कहां मॉड्यूल nBitAdder ले (च, cOut, a, b, CIN) ; पैरामीटर n = 7; उत्पादन reg [n: 0] च; उत्पादन reg cOut, इनपुट [n: 0]; इनपुट [n: 0] ख; इनपुट CIN; हमेशा @ (a, b, CIN) {cOut च} = क + ख + CIN, endmodule [/ उद्धरण] thanx एक बहुत
 
कैसे मैं 7 खंड प्रदर्शन में 4bit पूर्ण योजक के 5 आउटपुट अंतरफलक कर सकते हैं, किसी को भी मेरी मदद कर सकते हैं?
 

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