Verilog में SRAM के संकलक उत्पादन synthesize करने

[kyonglee]

नमस्ते, मैं कारीगर SRAM संकलक का उपयोग कर रहा हूँ और verilog के देखने के लिए मेरे SRAM सकता है. मैं डिजाइन संकलक का उपयोग कर कुछ गोंद तर्क के साथ SRAM synthesize करने की कोशिश कर रहा हूँ, लेकिन असफल रहा क्योंकि SRAM के लिए verilog कोड synthesizable नहीं है. मैं सब कुछ है कि मैं SRAM संकलक से उत्पन्न कर सकते हैं उत्पन्न करने की कोशिश की है, लेकिन केवल फ़ाइलें के डिजाइन संकलक के लिए प्रासंगिक हो सकता है verilog कोड है और उदारीकरण फ़ाइलें. है. वहाँ किसी भी तरह है कि मैं SRAM संकलक से SRAM synthesize कर सकते हैं? किसी भी टिप्पणी और लिंक अच्छा कर रहे हैं और कदम से कदम निर्देश बेहतर कर रहे हैं. धन्यवाद!

 

[jiancongwoo]

1. पुस्तकालय संकलक का उपयोग डीबी 2 फ़ाइल उदारीकरण फ़ाइल परिवर्तित. आपके डीसी संश्लेषण लिपियों सेट link_library की तरह db फ़ाइल, जोड़ने [concat link_library $ your_mem.db के] किया!

 

[kyonglee]

शुक्रिया! मेरे SRAM संकलक से ध्. फ़ाइल शामिल नहीं था, लेकिन शामिल db. फ़ाइल नहीं है. डिजाइन संकलक एक ब्लैक बॉक्स के रूप में मेरे SRAM पर विचार करने के लिए, तो वहाँ कोई मेरे फाटक स्तर netlist में संश्लेषित SRAM है, लेकिन समय रिपोर्ट SRAM समय जानकारी शामिल है. यह है कि वास्तव में मैं क्या चाहते हैं.

 

[jiancongwoo]

[बोली = kyonglee, 800,893] धन्यवाद!! मैं अपने SRAM संकलक से ध्. फ़ाइल शामिल नहीं किया था, लेकिन डीबी. फ़ाइल नहीं है शामिल हैं. डिजाइन संकलक एक ब्लैक बॉक्स के रूप में मेरे SRAM पर विचार करने के लिए, तो वहाँ कोई मेरे फाटक स्तर netlist में संश्लेषित SRAM है, लेकिन समय रिपोर्ट SRAM समय जानकारी शामिल है. यह वही है जो वास्तव में मैं क्या चाहता हूँ. [/QUOTE]% dc_shell> check_design की जांच करने के लिए वहाँ किसी भी अनसुलझे मॉड्यूल अगर हाँ,. आप डिजाइन करने के लिए अपने search_path आप Memroy Verilog के शीर्ष मॉड्यूल जोड़ने की जरूरत है (केवल इनपुट और आउटपुट पोर्ट जानकारी) की जांच