Verilog netlist backannotation from.sdf फ़ाइल, ModelSim के साथ

[Pti_Biscuit22]

सभी को नमस्कार,

मैं, 6.1b ModelSim, एक घटक है जो 2 SRAM ब्लॉक के साथ एकीकृत करता अनुकरण कर रहा हूँ.इन ब्लॉकों STMicroelectronics (SPHS9gp) से एक 0.13ľm पुस्तकालय throug उपलब्ध हैं.बाहर सिमुलेशन पेट से पहले, मैं अपने घटक के एक Verilog netlist उत्पन्न के रूप में के रूप में अच्छी तरह से डिजाइन Synopsys कम्पाइलर के साथ. एसडीएफ फ़ाइल.दुर्भाग्य से, जब मैं सिमुलेशन चलाने के लिए, यह netlist backannotation कदम पर विफल रहता है.

: Failed to find matching specify module path) which indicates it is unable to relate my Verilog netlist and the .sdf file.

ModelSim एक त्रुटि संदेश दिखाता है (vsim-एसडीएफ-3261:
विफल ढूँढने के लिए मॉड्यूल पथ निर्दिष्ट मिलान) जो यह इंगित करता है अपने Verilog netlist और. एसडीएफ संबंधित फाइल करने में असमर्थ है.और ठीक, यह तभी होता है जब ModelSim. एसडीएफ फाइल खंड जो SRAM ब्लाकों से मेल खाती है पढ़ रही है!यह वास्तव में अजीब है और मैं सच में नहीं पता कैसे इस समस्या को हल करने के लिए.आप अपनी मदद के लिए बहुत बहुत धन्यवाद.

सादर,

Erwan

 

[ljxpjpjljx]

तुम एसडीएफ फ़ाइल की पुष्टि कर सकते हैं अपने verilog कोड के साथ मिलान किया जाता है?

 

[Pti_Biscuit22]

खैर, असल में मेरी घटक SRAM गोंद तर्क से घिरे ब्लॉक एकीकृत करता है.तो,. एसडीएफ फ़ाइल गोंद तर्क के लिए मेरे verilog कोड पर SRAM ब्लाकों के लिए नहीं मिलता है.कोई चेतावनी संदेश या त्रुटि जारी जब तक ModelSim. एसडीएफ फ़ाइल SRAM ब्लाकों से संबंधित अनुभाग पढ़ना शुरू कर रहे हैं.

 

[paulki]

हाय पीटीआई,
मैं सिर्फ स्मृति मॉडल में एसडीएफ एनोटेशन समस्या समय args बिना (bahavioral स्मृति मॉडल मानना है).समय पर संबंधित जानकारी के लिए स्मृति मॉडल की जाँच करें.पहले कदम के डिबग के लिए, यू netlist में किसी अन्य पथ और इसी एसडीएफ जाँच है कि क्या वास्तव में annotating कर सकते हैं.

धन्यवाद,
पॉल