verilog rtl हैंडलिंग आंतरायन trig पता interruprt स्पष्ट एक साथ की जरूरत है?

[wls]

नमस्कार. मैं APB इंटरफ़ेस (गुलाम) के साथ एक टाइमर काउंटर लिख रहा हूँ. प्रत्येक अतिप्रवाह गिनती या इनपुट पर कब्जा संकेत एक पल्स ट्रिगर उत्पन्न होता है. अंतरायन सक्षम रजिस्टर, रजिस्टर interrrupt और स्पष्ट रजिस्टर अंतरायन APB दास पक्ष में रहते हैं? यदि स्पष्ट रजिस्टर सेट है (1) अंतरायन स्पष्ट और स्पष्ट ऑटो स्पष्ट है. मैं कैसे एक verilog rtl लिखने युगपत अंतरायन संकेत और स्पष्ट संकेत संभाल, अगर दोनों ट्रिगर एक ही समय. किसी को भी स्पष्ट अंतरायन से निपटने के rtl कोड के उदाहरण दे सकते हैं और साथ ही बीच में. लंबे समय, मैं verilog लिख नहीं किया था, सबसे भूल गया. मदद की सराहना करते ..... का संबंध है.

 

[ravurig]

Rtl में इंटरप्ट स्थिति के लिए यह जनमत. यदि स्पष्ट अंतरायन सेट. यदि आप "हाथ" आसान testbench का उपयोग कर रहे हैं, एक ISR दिनचर्या जोड़ने के लिए सी कोड को संशोधित करने के लिए.

 

[wls]

नमस्कार. मैं verilog testbench लिख रहा हूँ यह परीक्षण? क्या हम पिछले अंतरायन और अगले अंतरायन पर विचार करने की आवश्यकता है? चलो कहते हैं कि स्पष्ट और int ट्रिगर एक साथ होने. स्पष्ट पिछले अंतरायन स्पष्ट है और एक ही समय int ट्रिगर वर्तमान अंतरायन द्वारा निर्धारित है चाहिए? यू क्या नमूना verilog कोड है? मैं int n स्पष्ट तर्क संभावनाओं की pdf संलग्न. int trig सेट कर दिया जाता है जब int पता चला है, तो संभावनाओं है यह पिछले int द्वारा सेट कर दिया जाता है. इस प्रकार स्पष्ट है कि पिछले एक cear और int trig नए int द्वारा सेट किया जा सकता है है चाहिए. एक बार स्पष्ट, int trig स्पष्ट, यह स्वत: साफ हो जाएगा. आशा है कि उदाहरण दे सकते हैं? Thx.