verilog>

[er_sonal]

किसी ने मुझे बता सकते हैं कि मेरे कारण अनुकरण नहीं करता प्रगति,
मेरे उपकरण कुलपतियों है.मैं timscale बदलाव लेकिन फिर भी मेरा अनुकरण नहीं है की कोशिश की
प्रगति, यानी, (मुझे लगता है एक काउंटर तैयार हूँ 300 * 10 * 6 गिनती गिनो,
लेकिन अनुकरण के बीच में बंद कर दिया) हो जाता है.

धन्यवाद और सादर

 

[kaushiksangam]

आप अपने अनुकरण $ समय समाप्त अपने परीक्षण पीठ में, निर्दिष्ट कर सकते हैं.
यह निर्दिष्ट करने के रूप में $ 9,000 खत्म, जो 9000 की गिनती के लिए चला जाएगा ...

 

[jjww110]

तुम देखना चाहिए वहाँ $ खत्म कर रहे हैं और आपके $ या नहीं डिजाइन में बंद हो

 

[sree205]

वास्तव में, मुझे विश्वास है कि यह # $ 9,000 खत्म होना चाहिए.

 

[nand_gates]

आप उर कोड यहाँ पर पोस्ट कर सकते हैं ताकि हम अपने अंत में समस्या पुन: पेश करने की कोशिश कर सकते हैं!!

 

[sree205]

यू किया यकीन है कि वही timescale उर testbench और उर में प्रयुक्त RTL फ़ाइल बनाना है?

 

[er_sonal]

हां timescale अपने कोड में वहाँ था.
यह 1ns/1ps था

 

[sree205]

शायद coz, उ को 18,000 बार और उर सिमुलेशन समय गिनती चाहता हूँ कि कम से बहुत है.उर कुल संख्या के आधे यानी.

 

[aji_vlsi]

er_sonal ने लिखा है:

किसी ने मुझे बता सकते हैं कि मेरे कारण अनुकरण नहीं करता प्रगति,

मेरे उपकरण कुलपतियों है.
मैं timscale बदलाव लेकिन फिर भी मेरा अनुकरण नहीं है की कोशिश की

प्रगति, यानी, (मुझे लगता है एक काउंटर तैयार हूँ 300 * 10 * 6 गिनती गिनो,

लेकिन अनुकरण के बीच में बंद कर दिया) हो जाता है.धन्यवाद और सादर