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Guest
हाय, अगर मैं एक इकाई के भीतर कई आर्किटेक्चर यानी (एकाधिक शैलियों के साथ एक ही समारोह) तैयार है, कैसे Xilinx 6 आईएसई डिजाइन फ़ाइल में करता है वास्तुकला लेने? प्रलेखन कहते हैं यह पिछले एक संकलित लेने चाहिए. हालांकि, कैसे मैं जानता हूँ जो इसे पिछले संकलित? इसके अलावा, अगर मैं VHDL में "विन्यास" बयान का उपयोग करने के लिए उपकरण बल वास्तुकला मैं चाहता हूँ लेने, यह अभी भी यह चाहता है का चयन. मैं समझता हूँ कि कई synthesizers के विन्यास का समर्थन नहीं करते. लेकिन XST करता है. देरी (तकनीक की देरी)