Xilinx Modelsim simprim संकलन त्रुटि सवाल

[555lin]

संकलन simprim_Vcomponents.vhd और simprim_Vpackage.vhd किसी भी त्रुटि के बिना है लेकिन
जब मैं प्रकट संकलन निम्नलिखित त्रुटि संदेश simprim_VITAL.vhd:

vcom-300 reportprogress काम simprim C: / Xilinx71/vhdl/src/simprims/simprim_VITAL.vhd
QuestaSim vcom 6.1c कम्पाइलर 2005.11 नवम्बर 17, 2005 #
# - पैकेज मानक लोड हो रहा है
# - Std_logic_1164 पैकेज लोड हो रहा है
# - Vital_timing पैकेज लोड हो रहा है
# - पैकेज vital_primitives लोड हो रहा है
# - X_and16 इकाई संकलन
# - X_and16 की वास्तुकला x_and16_v संकलन
# - X_and2 इकाई संकलन
# - X_and2 की वास्तुकला x_and2_v संकलन
# - X_and3 इकाई संकलन
# - X_and3 की वास्तुकला x_and3_v संकलन
# - X_and32 इकाई संकलन
# - X_and32 की वास्तुकला x_and32_v संकलन
# - X_and4 इकाई संकलन
# - X_and4 की वास्तुकला x_and4_v संकलन
# - X_and5 इकाई संकलन
# - X_and5 की वास्तुकला x_and5_v संकलन
# - X_and6 इकाई संकलन
# - X_and6 की वास्तुकला x_and6_v संकलन
# - X_and7 इकाई संकलन
# - X_and7 की वास्तुकला x_and7_v संकलन
# - X_and8 इकाई संकलन
# - X_and8 की वास्तुकला x_and8_v संकलन
# - X_and9 इकाई संकलन
# - X_and9 की वास्तुकला x_and9_v संकलन
# - अस्तित्व x_bpad संकलन
# - की वास्तुकला x_bpad_v संकलन x_bpad
# - अस्तित्व x_buf संकलन
# - X_buf की वास्तुकला x_buf_v संकलन
# - पैकेज textio लोड हो रहा है
# - पैकेज लोड हो रहा है vpackage
# - अस्तित्व x_buf_pp संकलन
# - X_buf_pp की वास्तुकला x_buf_pp_v संकलन
# - अस्तित्व x_bufgmux संकलन
# - X_bufgmux की वास्तुकला x_bufgmux_v संकलन
# - X_bufgmux_1 इकाई संकलन
# - X_bufgmux_1 की वास्तुकला x_bufgmux_1_v संकलन
# - अस्तित्व x_ckbuf संकलन
# - X_ckbuf की वास्तुकला x_ckbuf_v संकलन
# - अस्तित्व x_clk_div संकलन
# - X_clk_div की वास्तुकला x_clk_div_v संकलन
# - अस्तित्व x_clkdll_maximum_period_check संकलन
# - X_clkdll_maximum_period_check की वास्तुकला x_clkdll_maximum_period_check_v संकलन
# - अस्तित्व x_clkdll संकलन
# - X_clkdll की वास्तुकला x_clkdll_v संकलन
# - अस्तित्व x_clkdlle_maximum_period_check संकलन
# - X_clkdlle_maximum_period_check की वास्तुकला x_clkdlle_maximum_period_check_v संकलन
# - अस्तित्व x_clkdlle संकलन
# - की वास्तुकला x_clkdlle_v संकलन x_clkdlle
# - X_dcm_clock_divide_by_2 इकाई संकलन
# - X_dcm_clock_divide_by_2 की वास्तुकला x_dcm_clock_divide_by_2_v संकलन
# - अस्तित्व x_dcm_maximum_period_check संकलन
# - X_dcm_maximum_period_check की वास्तुकला x_dcm_maximum_period_check_v संकलन
# - अस्तित्व x_dcm_clock_lost संकलन
# - X_dcm_clock_lost की वास्तुकला x_dcm_clock_lost_v संकलन
# - अस्तित्व x_dcm संकलन
# - X_dcm की वास्तुकला x_dcm_v संकलन
# - अस्तित्व संकलन x_fdd
# - की वास्तुकला x_fdd_v संकलन x_fdd
# - अस्तित्व x_fddrcpe संकलन
# - X_fddrcpe की वास्तुकला x_fddrcpe_v संकलन
# - अस्तित्व x_fddrrse संकलन
# - X_fddrrse की वास्तुकला x_fddrrse_v संकलन
# - अस्तित्व x_ff संकलन
# - X_ff की वास्तुकला x_ff_v संकलन
# - अस्तित्व x_ibufds संकलन
# - X_ibufds की वास्तुकला x_ibufds_v संकलन
# - अस्तित्व x_inv संकलन
# - X_inv की वास्तुकला x_inv_v संकलन
# - अस्तित्व x_inv_pp संकलन
# - X_inv_pp की वास्तुकला x_inv_pp_v संकलन
# - अस्तित्व x_ipad संकलन
# - की वास्तुकला x_ipad_v संकलन x_ipad
# - अस्तित्व x_keeper संकलन
# - X_keeper की वास्तुकला x_keeper_v संकलन
# - अस्तित्व x_latch संकलन
# - X_latch की वास्तुकला x_latch_v संकलन
# - अस्तित्व x_latche संकलन
# - X_latche की वास्तुकला x_latche_v संकलन
# - पैकेज लोड हो रहा है numeric_std
# - X_lut2 इकाई संकलन
# - X_lut2 की वास्तुकला x_lut2_v संकलन
# - X_lut3 इकाई संकलन
# - X_lut3 की वास्तुकला x_lut3_v संकलन
# - X_lut4 इकाई संकलन
# - X_lut4 की वास्तुकला x_lut4_v संकलन
# - X_lut5 इकाई संकलन
# - X_lut5 की वास्तुकला x_lut5_v संकलन
# - X_lut6 इकाई संकलन
# - X_lut6 की वास्तुकला x_lut6_v संकलन
# - X_lut7 इकाई संकलन
# - X_lut7 की वास्तुकला x_lut7_v संकलन
# - X_lut8 इकाई संकलन
# - X_lut8 की वास्तुकला x_lut8_v संकलन
# - X_mult18x18 इकाई संकलन
# - X_mult18x18 की वास्तुकला x_mult18x18_v संकलन
# - अस्तित्व x_mult18x18s संकलन
# ** त्रुटि: C: / (10,573) Xilinx71/vhdl/src/simprims/simprim_VITAL.vhd: महत्वपूर्ण TISD सामान्य समय महत्वपूर्ण देरी की एक अदिश फार्म का होना चाहिए

प्रकार.
# (1076,4 4.3.2.1.3.13 अनुभाग)
# ** त्रुटि: C: / (10,574) Xilinx71/vhdl/src/simprims/simprim_VITAL.vhd: महत्वपूर्ण TISD सामान्य समय महत्वपूर्ण देरी की एक अदिश फार्म का होना चाहिए

प्रकार.
# (1076,4 4.3.2.1.3.13 अनुभाग)
# ** त्रुटि: C: / (10,596) Xilinx71/vhdl/src/simprims/simprim_VITAL.vhd: VHDL कम्पाइलर बाहरहोरहेहैं

जब मैं प्रकट संकलन निम्नलिखित त्रुटि संदेश simprim_Vpackage_mti.vhd:
vcom-300 reportprogress काम simprim C: / Xilinx71/vhdl/src/simprims/simprim_VITAL_mti.vhd
QuestaSim vcom 6.1c कम्पाइलर 2005.11 नवम्बर 17, 2005 #
# - पैकेज मानक लोड हो रहा है
# - Std_logic_1164 पैकेज लोड हो रहा है
# - Vital_timing पैकेज लोड हो रहा है
# - पैकेज vital_primitives लोड हो रहा है
# - X_and16 इकाई संकलन
# - X_and16 की वास्तुकला x_and16_v संकलन
# - X_and2 इकाई संकलन
# - X_and2 की वास्तुकला x_and2_v संकलन
# - X_and3 इकाई संकलन
# - X_and3 की वास्तुकला x_and3_v संकलन
# - X_and32 इकाई संकलन
# - X_and32 की वास्तुकला x_and32_v संकलन
# - X_and4 इकाई संकलन
# - X_and4 की वास्तुकला x_and4_v संकलन
# - X_and5 इकाई संकलन
# - X_and5 की वास्तुकला x_and5_v संकलन
# - X_and6 इकाई संकलन
# - X_and6 की वास्तुकला x_and6_v संकलन
# - X_and7 इकाई संकलन
# - X_and7 की वास्तुकला x_and7_v संकलन
# - X_and8 इकाई संकलन
# - X_and8 की वास्तुकला x_and8_v संकलन
# - X_and9 इकाई संकलन
# - X_and9 की वास्तुकला x_and9_v संकलन
# - अस्तित्व x_bpad संकलन
# - की वास्तुकला x_bpad_v संकलन x_bpad
# - अस्तित्व x_buf संकलन
# - X_buf की वास्तुकला x_buf_v संकलन
# - Vital_timing पैकेज लोड हो रहा है
# - पैकेज vital_primitives लोड हो रहा है
# - पैकेज textio लोड हो रहा है
# - पैकेज लोड हो रहा है vpackage
# - अस्तित्व x_buf_pp संकलन
# - X_buf_pp की वास्तुकला x_buf_pp_v संकलन
# - अस्तित्व x_bufgmux संकलन
# - X_bufgmux की वास्तुकला x_bufgmux_v संकलन
# - X_bufgmux_1 इकाई संकलन
# - X_bufgmux_1 की वास्तुकला x_bufgmux_1_v संकलन
# - अस्तित्व x_ckbuf संकलन
# - X_ckbuf की वास्तुकला x_ckbuf_v संकलन
# - अस्तित्व x_clk_div संकलन
# - X_clk_div की वास्तुकला x_clk_div_v संकलन
# - अस्तित्व x_clkdll_maximum_period_check संकलन
# - X_clkdll_maximum_period_check की वास्तुकला x_clkdll_maximum_period_check_v संकलन
# - अस्तित्व x_clkdll संकलन
# - X_clkdll की वास्तुकला x_clkdll_v संकलन
# - अस्तित्व x_clkdlle_maximum_period_check संकलन
# - X_clkdlle_maximum_period_check की वास्तुकला x_clkdlle_maximum_period_check_v संकलन
# - अस्तित्व x_clkdlle संकलन
# - की वास्तुकला x_clkdlle_v संकलन x_clkdlle
# - X_dcm_clock_divide_by_2 इकाई संकलन
# - X_dcm_clock_divide_by_2 की वास्तुकला x_dcm_clock_divide_by_2_v संकलन
# - अस्तित्व x_dcm_maximum_period_check संकलन
# - X_dcm_maximum_period_check की वास्तुकला x_dcm_maximum_period_check_v संकलन
# - अस्तित्व x_dcm_clock_lost संकलन
# - X_dcm_clock_lost की वास्तुकला x_dcm_clock_lost_v संकलन
# - अस्तित्व x_dcm संकलन
# - X_dcm की वास्तुकला x_dcm_v संकलन
# - अस्तित्व संकलन x_fdd
# - की वास्तुकला x_fdd_v संकलन x_fdd
# ** त्रुटि: C: / (5,762) Xilinx71/vhdl/src/simprims/simprim_VITAL_mti.vhd: के लिए व्यवहार्य नहीं प्रविष्टियों subprogram "vitalstatetable".
# ** त्रुटि: C: / (5,790) Xilinx71/vhdl/src/simprims/simprim_VITAL_mti.vhd: VHDL कम्पाइलर बाहरहोरहेहैंकृपया मुझे क्या shoud मैं .... मदद?

 

[darylz]

1.तुम -93 विकल्प की कोशिश कर सकते हैं?
2.संकलन दृश्य पर ध्यान देना, पैकेट संकलन पहले

 

[YenYu]

बोली [] # **: सी त्रुटि: / (10,573) Xilinx71/vhdl/src/simprims/simprim_VITAL.vhd: महत्वपूर्ण TISD सामान्य समय महत्वपूर्ण देरी की एक अदिश फार्म का होना चाहिए
प्रकार.
# (1076,4 4.3.2.1.3.13 अनुभाग)
# ** त्रुटि: C: / (10,574) Xilinx71/vhdl/src/simprims/simprim_VITAL.vhd: महत्वपूर्ण TISD सामान्य समय महत्वपूर्ण देरी की एक अदिश फार्म का होना चाहिए
प्रकार.
# (1076,4 4.3.2.1.3.13 अनुभाग)

# ** त्रुटि: C: / (5,762) Xilinx71/vhdl/src/simprims/simprim_VITAL_mti.vhd: के लिए व्यवहार्य नहीं प्रविष्टियों subprogram "vitalstatetable".इस फाइल की जाँच करें ...भीतर उन लाइनों यह यू वाक्यविन्यास जोड़ने या त्रुटि दे रहा है.

उदाहरण:
simprim_VITAL.vhd (10,573) <- इस फाइल, 10,573 लाइन के साथ यू त्रुटि दे रहा है.इसके साथ है वाट गलत बाहर की जाँच करें

 

[glclub]

मैं वही जब 6.0 modelsim का उपयोग करने के xilinx simprim_VITAL.vhd पुस्तकालय complie त्रुटि मिलती है.
मैं उस फ़ाइल की त्रुटि की जांच रेखा है, ऐसा लगता है कि tisd समय आनुवंशिक है, जो विभिन्न प्रकार की दो इकाई के बंदरगाहों से संबंधित std_logic_vector और std_ulogic की सरणी () है, यह त्रुटि उत्पन्न करेगा.
जबकि, tisd समय सामान्य है कि एक प्रकार का सिर्फ एक ही इकाई बंदरगाह से संबंधित त्रुटि उत्पन्न नहीं होगी.
लेकिन, समस्या यह है कि simprim उदारीकरण xilinx द्वारा प्रदान की गई है, और मुझे लगता है कि वे ऐसी गलती नहीं होगी.
इसके अलावा, मुझे लगता है कि tisd सामान्य समय का उपयोग कर 1,076.4-2,000 युक्ति के शासन के साथ संघर्ष नहीं है, तो मैं बहुत ही इस problem.how की उलझन में मैं क्या कर सकता हूँ?

 

[echo47]

इस उत्तर के रिकार्ड सहायक हो सकता है:
http://www.xilinx.com/support/answers/20611.htm