क
कुन
Guest
किसी ने मुझे बता सकते हो कैसे लिखने के लिए एक सरल
डैक VHDL
मैं जानता हूँ कि कृपया मदद ~ ~ ~
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत उदास" border="0" />शुक्रवार को हाथ में है
इस बीच अपने आप को भी tryiing मैं
अगर यह Verilog मॉड्यूल में है
कैसे VHDL को कवर करने के लिए
किसी कृपया ~ ~
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत उदास" border="0" />मॉड्यूल डैक (DACout, DACin, Clk, रीसेट करें);
उत्पादन DACout;
reg DACout;
इनपुट Clk;
इनपुट रीसेट करें;
[ 'MSBI 2:0 reg] DeltaAdder;
[ 'MSBI 2:0 reg] SigmaAdder;
[ 'MSBI 2:0 reg] SigmaLatch;
[ 'MSBI 2:0 reg] DeltaB;
हमेशा @ (SigmaLatch) DeltaB - (SigmaLatch [ '2 MSBI], SIgmaLatch [' 2 MSBI]) << '(MSBI 1);
हमेशा DACin (या DelataB) DeltaAdder = DACin DeltaB @;
हमेशा DelaAdder (या SigmaLatch) SigmalAdder = DeltaAdder SigmaLaych @;
हमेशा (posedge Clk या posedge रीसेट @)
प्रारंभ करना
यदि रीसेट ()
प्रारंभ करना
SigmaLatch <= # 1 1'b1 << '(MSBI 1);
DACout <= # 1 1'b0;
अंत
अन्यथा
प्रारंभ करना
SigmaLatch <== # SigmaAdder 1;
DACout <= # 1 SigmaLatch [ '2 MSBI];
अंत
अंत
endmodule
डैक VHDL
मैं जानता हूँ कि कृपया मदद ~ ~ ~
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत उदास" border="0" />शुक्रवार को हाथ में है
इस बीच अपने आप को भी tryiing मैं
अगर यह Verilog मॉड्यूल में है
कैसे VHDL को कवर करने के लिए
किसी कृपया ~ ~
<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="रो रही है या बहुत उदास" border="0" />मॉड्यूल डैक (DACout, DACin, Clk, रीसेट करें);
उत्पादन DACout;
reg DACout;
इनपुट Clk;
इनपुट रीसेट करें;
[ 'MSBI 2:0 reg] DeltaAdder;
[ 'MSBI 2:0 reg] SigmaAdder;
[ 'MSBI 2:0 reg] SigmaLatch;
[ 'MSBI 2:0 reg] DeltaB;
हमेशा @ (SigmaLatch) DeltaB - (SigmaLatch [ '2 MSBI], SIgmaLatch [' 2 MSBI]) << '(MSBI 1);
हमेशा DACin (या DelataB) DeltaAdder = DACin DeltaB @;
हमेशा DelaAdder (या SigmaLatch) SigmalAdder = DeltaAdder SigmaLaych @;
हमेशा (posedge Clk या posedge रीसेट @)
प्रारंभ करना
यदि रीसेट ()
प्रारंभ करना
SigmaLatch <= # 1 1'b1 << '(MSBI 1);
DACout <= # 1 1'b0;
अंत
अन्यथा
प्रारंभ करना
SigmaLatch <== # SigmaAdder 1;
DACout <= # 1 SigmaLatch [ '2 MSBI];
अंत
अंत
endmodule