कैसे verilog में एक यादृच्छिक डेटा creat के लिए!

[test_out]

नमस्ते,

मैं अपने डिजाइन की जांच wouldlike, और मैं एक यादृच्छिक डेटा धारा 36 बिट creat करना चाहता हूँ.मैं कैसे कर सकता हूँ?
धन्यवाद

 

[yuenkit]

डालें
$ यादृच्छिक
अपने testbench में

 

[no_mad]

नमस्ते,

कार्य प्रणाली, यादृच्छिक $, यह यादृच्छिक संख्या उत्पन्न कर सकते हैं.यह एक अच्छा अभ्यास के लिए यह testbench में प्रयोग के लिए डिजाइन में कोई छिपा बग का पता लगा है.

उदा.
/ / उर testbench
हमेशा @ (posedge घड़ी)
addr = यादृच्छिक ($ r_seed);

/ R_seed / वैकल्पिक और उसी यादृच्छिक संख्या अनुक्रम हर बार परीक्षण सुनिश्चित करने के लिए किया जाता है है चलाते हैं.

अधिक जानकारी के लिए, कृपया इस पुस्तक को देखें:
VerilogŽ एचडीएल: एक गाइड डिजिटल डिजाइन और संश्लेषण के लिए
द्वारा समीर Palnitkar.

मुझे लगता है कि u Edaboard से इस पुस्तक को डाउनलोड कर सकते हैं.

आनंद लें ..

-no_mad

 

[woodyplum]

यादृच्छिक $, verilog LRM या आईईईई मानक सर्वश्रेष्ठ संदर्भ होना चाहिए

 

[sree205]

मुझे यकीन नहीं कर रहा हूँ कैसे u एक 36 बिट यादृच्छिक मूल्य उत्पन्न कर सकते हैं.यादृच्छिक $ केवल 32 बिट अधिकतम मूल्य प्रदान करता है.तुम शायद क्या है, यह एक 4 बिट काउंटर से जुटना कर सकता है

 

[jjww110]

sree205 के लिए,
तुम दोनों और यादृच्छिक उन्हें जोड़ने का उपयोग कर सकता हूँ!

 

[test_out]

हाय, jjww110

आप अधिक विस्तार से व्याख्या कर सकते हैं, मैं कैसे जोड़ सकता हूँ दो यादृच्छिक 36_bit यादृच्छिक मूल्य फार्म का है?जोड़े गए 19 मिनट के बाद:आह, मुझे मिल गया, तुम धन्यवाद!

 

[पहेलीबाज]

यादृच्छिक $ (% see_d) समारोह का उपयोग करें
यह - (see_d betwwen मूल्यों उत्पन्न करेंगे 1) (-1 see_d के लिए)
कमी करने के लिए ve मूल्यों को ही
उपयोग यादृच्छिक $ () (% see_d) तो मूल्यों उत्पन्न करने 0 रेंज में होगा (se_d -1)