मेमोरी> डिजाइन

[beckwang]

AMD के मिरर बिट फ्लैश मेमोरी के बारे में कौन बता सकता है?
मैं एक स्मृति डिजाइनर हूँ, और कुछ अनुभव विनिमय करना चाहता हूँ.धन्यवाद!

 

[mike_bihan]

मैं भी दिलचस्पी है.

 

[Colbhaidh]

यह एक पेटेंट लेआउट है जिसमें फ़्लैश दो स्रोत और पानी कनेक्शन का विरोध करने के लिए दोनों ओर nitrided फाटक पर आरोप जगह प्रयोग किया जा सकता के साथ संयुक्त सेल के नियंत्रण के फाटक.मैं नहीं "अभी" लेआउट के लिए उपयोग किया है, लेकिन एक आसान तरीका कल्पना इस दो सक्रिय क्षेत्र की खड़ी पट्टियों और एक नियंत्रण गेट के horizonal पट्टी पाली है.तुम चल LHS स्रोत और पारंपरिक फ़्लैश के रूप में नालियों का उपयोग फाटक के LHS चार्ज कर सकते हैं.RHS के लिए भी.बनाने यकीन है कि स्रोत नाली पक्षों तुम LHS या RHS को अस्थायी फाटक में प्रभार अलग से देख सकते विपरीत हैं.बहुत प्रभावी ढंग से तुम दोनों स्वतंत्र कोशिकाओं को ही नियंत्रण फाटक के बंटवारे और अस्थायी फाटक के रूप में एक ही प्रभाव है.यह बहुत बहु स्तर प्रभारी जहां 4 बिट्स एक सेल में संग्रहीत किया जा सकता है योजना के प्रयोग से बेहतर है लेकिन भाव प्रति 4 comparators amp की आवश्यकता है.दर्पण थोड़ा किसी भी फैंसी भावना amps की आवश्यकता नहीं है.
बहुत प्रभावी ढंग से तुम (ऊपर नीचे देख) .......डी एस

Nitirided फाटक ऑक्साइड ---------
पाली नियंत्रण फाटक =====================
Nitirided फाटक ऑक्साइड ---------

एसडी

लेकिन यह काफी (पारंपरिक सेल - ish के रूप में एक ही कोशिका से छोटे आकार जैसे पाठ्यक्रम के)